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    5nm技术指日可待,EUV技术有重磅突破

    作者:时间:2018-10-11来源:21IC收藏

      全球一号代工厂台积电宣布了有关极紫外光刻()技术的两项重磅突破,一是首次使用7nm 工艺完成了?#31361;?#33455;片的流片工作,二是工艺将在2019年4月开始试产。今年4月开始,台积电第一代7nm工艺(CLN7FF/N7)投入量产,苹果A12、华为麒麟980、高通“骁龙855”、AMD下代锐龙/霄龙等处理器都正在或将会使用它制造,但仍在使用传统的深紫外光刻(DUV)技术。

    本文引用地址:http://www.09140960.com/article/201810/392724.htm

      而接下来的第二代7nm工艺(CLNFF+/N7+),台积电将首次应用,不过仅限四个非关键层,以降低风险、加速投产,?#27493;?#27492;熟练掌握ASML的新式光刻机Twinscan NXE。

      7nm EVU相比于7nm DUV的具体改进公布得还不多,台积电只?#30340;?#23558;晶体管密度提升20%,同等频率下功耗可降低6-12%。

      如今在7nm EUV工艺上成功完成流片,证明了新工艺新技术的可靠和成熟,为后续量产打下了坚实基础。

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      台积电没有透露这次流片成功的芯片来自哪家?#31361;В?#20294;是想想各家和台积电的合作关系,其实不难猜测。

      7nm之后,台积电下一站将是(CLN5FF/N5),将在多达14个层上应用EUV,首次全面普及,号称可比初代7nm工艺晶体管密度提升80%从而将芯片面积缩小45%,还可以同功耗频率提升15%,同频功耗降低20%。

      2019年4月,台积电的 EUV工艺将开始风险性试产,量产则有望在2020年第二季度开始,正好满足后年底各?#31227;?#33328;新平台。

      台积电5nm工艺的EDA设计工具将在今年11月提供,因此部分?#31361;?#24212;该已经开始基于新工艺开发芯片了。

      随着半导体工艺的?#26412;?#22797;杂化,不仅开发量产新工艺的成本大幅增加,开发相应芯片也越来越费钱,目前估?#30772;?#22343;得花费1.5亿美元,5nm时代可能要2-2.5亿美元。

      然而,Intel刚发布的秋季桌面平台仍然都是14nm,而拖延已久的10nm要到明年才能量产,7nm则是遥遥无期,5nm?#36879;?#21035;提了。



    关键词: 5nm EUV

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