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    双扫描使能低功率触发设计 限制SoC的移位模式中的功耗

    作者:AmolAgarwal GauravGoyal ShilpaGupta SandeepJain时间:2013-02-26来源:电子产品世界收藏

      所有的使用扫描链来检测设计中是否存在任何制造缺陷。扫描链是专为测试而设计的,以串联方式按顺序连?#26377;?#29255;的时序单元。随着越来越多的功能被集成在中,中的(时序单元)和组合逻辑的总数量不?#26174;?#21152;。在扫描移位阶段,峰值功率是一个大问题,因为在完整的移进移出阶段,所有的随着组合逻辑的切换而触发,而如果峰值功率超过允许的极限,移位数据可能会被破坏,这样由于伪?#25910;?#32780;影响芯片的成品率。本文介绍了一个触发设计,可以对移位过程中的组合逻辑切换进行门控,从而保证设计的峰值功率和平均动态功率。

    本文引用地址:http://www.09140960.com/article/142399.htm

      问题描述:设计中使用的测试扫描链连接设计的所有时序单元

      在多个链中,一个典型的具有两个输出,功能输出(Q)和扫描输出(SO),在内部它们彼此短接在一起。触发器设计师提供了专门的扫描输出,可以在移位中轻松收敛保持定时。当SoC处于移位模式时,触发器的扫描输出直接连接到扫描链中下一个触发器的扫描输入,由于没有任何组合逻辑,这对保持定时来说是非常严峻的问题。因此,为了避免这个问题,设计师提供了专用的扫描输出,这是延迟版的功能输出(Q)。这样,在移进和移出阶段,功能输出Q与扫描输出SO一起继续根据扫描输入SI进行切换。由于功能输出Q切换,整个功能组合逻辑也在完整的移进移出阶段继续切换。图1显示了上述概念。  

     

      解决这个问题的动机

      限制移位过程中的功率非常重要。挑战在于不影响设计的情况下,限制实例数和测试时间。目前,有几种方式来实现这一目标,如减少移频,建立多个移位域,然后按顺序运行它们,限制移位模式产生过程中的切换等。但所有这些解决方案会影响测试时间,从而增加测试成本。

      因此,通过停止不必要的组合逻辑切换,可以显著减少移位过程中的峰值功耗。

      其中一种实现方式是对移位过程中的功能输出进行门控,然后在捕获周期中取消门控。之前在这方面已经有一些工作已经完成,而且已经有现成的技术(美国7650548 B2),通过扫描功能对功能输出进行门控。所以,思路很简单,因为在移位过程中扫描使能设置为1,功能输出将保持不变,在捕获周期时则取消门控,这样捕获到的就是最新扫描输入的值,而不是一些旧的或恒定值。见图2。  



    关键词: SoC 触发器

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